台积电探索矩形基板封装 提升芯片密度与产能

据报道，全球领先的半导体制造商台积电正在进行一项创新性的研发项目，旨在探索一种新型的芯片封装方法，以提高芯片密度和生产效率。据日经亚洲的消息来源透露，台积电正在试验非传统的矩形基板设计，其尺寸为510毫米乘以515毫米，相较于传统的圆形晶圆，其可用面积提升了超过三成。这种设计的优势在于减少了边缘未使用的空间，有助于优化资源利用率。

然而，这一突破性技术的发展仍处于初级阶段，特别是在矩形基板上进行尖端芯片封装时，涂覆光刻胶的过程面临挑战。由于其复杂性和对精密设备的要求，这需要像台积电这样拥有雄厚研发实力和技术积累的公司与设备制造商密切合作，共同推动相关设备设计的革新。

尽管芯片封装技术以往可能被视为相对简单的环节，但在当前半导体行业追求更高性能和能效的趋势下，其重要性日益凸显。以英伟达的AI计算芯片B200为例，台积电的先进封装技术CoWoS能够将两个Blackwell图形处理单元集成，并通过八个高带宽内存（HBM）进行高效的数据传输和计算性能提升。

目前，台积电主要依赖12英寸硅晶圆进行大规模生产，但这已无法满足芯片尺寸不断扩大的需求。据了解，即使是最大规格的12英寸晶圆，也只能在理想状态下容纳16个B200芯片。摩根士丹利的数据显示，较早的H200和H100芯片在相同晶圆上可以封装的数量约为29个，这表明现有技术限制了芯片的密集度。

因此，台积电的矩形基板研究不仅是为了突破技术瓶颈，也是为了应对未来芯片产业对更高集成度和更大容量的需求，以保持其在半导体行业的领先地位。